Breaking News
Home / Tổng hợp các bài tập lớn / Hệ điều hành / Phân tích nguyên lý làm việc của bộ nhớ RAM chuẩn DDRAM

Phân tích nguyên lý làm việc của bộ nhớ RAM chuẩn DDRAM

Mục lục

Chương 1. Giới thiệu chung về DDRAM………………………………………………………………………………….. 1

1.1. Lịch sử phát triển của DDRAM  ………………………………………………………………………………………. 1

1.2. Giới thiệu các loại DDRAM…………………………………………………………………………………………….. 2

1.2.1  Các loại DDRAM hiện nay…………………………………………………………..2

1.2.2 Nhận biết các loại DDRAM ……………………………………………………………………………. 4

 

  Chương 2. Nguyên lý làm việc của RAM chuẩn DDRAM………………………………………………..16

2.1. Sự dụng tính toàn vẹn tín hiệu……………………………………………………..………………16

2.2.Tính toán điện cho DDR nhớ ……………………………………………………………………………21

2.3.Thiết kế cho 1G nhớ…………………………………………………………………………………………………….. 48

2.4.Chức năng chung DDR SDRAM…………………………………………………………………………….. 50

2.5 Trình tự khởi tạo của DDR_SDRAM…………………………………………………………………………….. 70

 

 

Tài liệu tham khảo……………………………………………………………………………………………………………………… 86

 

Danh mục bảng

Bảng 1.2.1: Tốc độ của DDR,DDR2,DDR3 ……………………………………………………………………………………  6

Bảng 1.2.2: Điện áp của DDR,DDR2,DDR3………………………………………………………………………………….. 6

Bảng 1.2. 3: Bảng tổng hợp giá trị CL phổ biến nhất……………………………………………………………………….. 8

Bảng 1.2.4: Xung nhịp của DDR …………………………………………………………………………………………………..  9

Bảng 2.2.1: Các thành phần  DDR SDRAM ………………………………………………………………………………….. 33

Bảng 2.2.2: tACT giá trị cho DDR333 so với đọc / viết băng thông và tỷ lệ trùng hợp ……………………34

Bảng 2.2.3: Địa chỉ và Command nhóm định hướng nội quy…………………………………………………………….. 41

Bảng 2.2.4: Địa chỉ và Command Nhóm Routing Rules……………………………………………………………………. 44

Bảng 2.2.5: Dữ liệu Phân nhóm dữ liệu Strobe………………………………………………………………………………… 45

Bảng 2.3.1: Làm mới Các thông số DDR266 thiết bị……………………………………………………………………….. 48

Bảng 2.4.1: Thông số SDR DDR nhanh tham khảo………………………………………………………………………….. 51

 

Danh mục hình

Hình 1.1.1: DDRam sử dụng trong các máy Pentium 4…………………………………………………………………….. 1

Hình  1.1.2:  Khe cắm SDRam trên Mainboard được chia làm 2 múi………………………………………………….. 1

Hình  1.2.1: Hình ảnh về DDR SDRAM ……………………………………………………………………………………….. 2

Hình 1.2.2: Hình ảnh về DDR2 SDRAM……………………………………………………………………………………….. 2

Hình 1.2.3:Hình ảnh về DDR3 SDRAM………………………………………………………………………………………… 3

Hình 1.2.4: DDR4 module bộ nhớ đầu tiên được sản xuất bởi Samsung…………………………………………….. 3

Hình 1.2.5: Tín hiệu xung nhịp và mode DDR…………………………………………………………………………………. 4

Hình 1.2.6: Latency……………………………………………………………………………………………………………………… 7

Hình 1.2.7: Prefetch – Lấy trước dữ liệu………………………………………………………………………………………… 10

Hình 1.2.8: Prefetch dạng n-bit……………………………………………………………………………………………………… 11
Hình 1.2.9: So sánh giữa điểm kết trên bo mạch chủ và ODT……………………………………………………………. 12
Hình 1.2.10: Khác biệt về điểm tiếp xúc giữa DDR và DDR2…………………………………………………………… 13

Hình 1.2.11: Khác biệt về tiếp xúc góc giữa DDR2 và DDR3…………………………………………………………… 14

Hình 1.2.12: Chip DDR gần như lúc nào cũng đóng gói kiểu TSOP…………………………………………………… 15

Hình 1.2.13: DDR2 và DDR3 đóng gói kiểu BGA………………………………………………………………………….. 15

Hình 2.1.1: Tín hiệu toàn vẹn điển hình Shot từ Oscilloscope……………………………………………………………. 18

Hình 2.1.2: Khảo sát các gói FBGA……………………………………………………………………………………………….. 20

Hình 2.1.3: Ví dụ DIMM toàn vẹn tín hiệu……………………………………………………………………………………… 20

Hình 2.2.1: 256Mb DDR SDRAM………………………………………………………………………………………………… 22

Hình 2.2.2: Ảnh hưởng của CKE…………………………………………………………………………………………………… 23

Hình 2.2.3: IDD0 hiện tại……………………………………………………………………………………………………………… 24

Hình 2.2.4: ACT-ACT hiện tại với tRC = 12 tCK…………………………………………………………………………….. 25

Hình 2.2.5: ACT-AC T Tách 4 CK………………………………………………………………………………………………… 26

Hình 2.2.6: Chu kì viết…………………………………………………………………………………………………………………. 27

Hình 2.2.7: Đọc hồ sơ hiện tại……………………………………………………………………………………………………….. 29

Hình 2.2.8: Chấm dứt DQ hệ thống tiêu biểu………………………………………………………………………………….. 30

Hình 2.2.9: Đọc Current với I / O điện……………………………………………………………………………………………. 31

Hình 2.2.10: Điện năng tiêu thụ cho mỗi thiết bị……………………………………………………………………………… 36

Hình  2.2.11: Công suất tiêu thụ Break ra……………………………………………………………………………………….. 36

Hình 2.2.12: DIMM Unbuffered DDR333 MHz Topology 1T địa chỉ và Bus lệnh………………………………. 37

Hình 2.2.13:DIMM Unbuffered DDR333 MHz Topology 2T địa chỉ và Bus lệnh……………………………….. 38

Hình 2.2.14: DDR Địa chỉ và tín hiệu chỉ huy  Routing Topology……………………………………………………… 40

Hình 2.2.15: Địa chỉ không đền bù dòng…………………………………………………………………………………………. 42

Hình 2.2.16: Địa chỉ bù dòng………………………………………………………………………………………………………… 43

Hình 2.2.17: DDR Địa chỉ và tín hiệu chỉ huy Tập đoàn Routing Topology………………………………………… 44

Hình 2.2.18: DDR dữ liệu Byte Lane Routing Topology………………………………………………………………….. 46

Hình 2.2.19: Bộ nhớ Viết và thời điểm ADDR / CMD…………………………………………………………………….. 46

Hình 2.2.20: DRAM đọc dữ liệu hợp lệ………………………………………………………………………………………….. 47

Hình 2.3.1: Key SPD Bytes và Ví dụ cho Module Sử dụng 128 Meg x 4DDRSDRAM………………………. 49

Hình 2.4.1:Chức năng chặn Diagram2 Meg x 4 Memory Array với SDR và DDR……………………………….. 52

Hình 2.4.2:  Sơ đồ khối của 2n-Prefetch READ………………………………………………………………………………. 54

Hình 2.4.3:  Sơ đồ khối của Prefetch  2n-Viết…………………………………………………………………………………. 55

Hình 2.4.4: Ví dụ về lệnh DDR Bus cho một chu trình VIẾT……………………………………………………………. 56

Hình 2.4.5: Thời gian tối thiểu dữ liệu Khe cắm 2n-Prefetch READ………………………………………………….. 57

Hình 2.4.6: Thời gian tối thiểu dữ liệu khe cắm VIẾT 2n-Prefetch…………………………………………………….. 59

Hình 2.4.7: Slots lệnh liên quan để đọc dữ liệu………………………………………………………………………………… 63

Hình 2.4.8: DQS Pattern ĐỌC………………………………………………………………………………………………………. 64

Hình 2.4.9: DQS Pattern cho viết  và Postamble……………………………………………………………………………… 65

Hình 2.4.10: LVCMOS tiêu biểu nhận……………………………………………………………………………………………. 66

Hình 2.4.11: Điển hình SSTL_2 nhận…………………………………………………………………………………………….. 67

Hình 2.4.12:  SSTL_2 giao diện và trình độ đầu vào………………………………………………………………………… 68

Hình 2.4.13:  SSTL_2 Đồng hồ……………………………………………………………………………………………………… 69

Hình 2.5.1: Sơ đồ khởi lưu lượng…………………………………………………………………………………………………….. 72

Hình 2.5.2: Gia hạn đăng ký chế độ………………………………………………………………………………………………… 74

Hình 2.5.3: Trình tự khởi tạo dạng song…………………………………………………………………………………………… 75

Hình 2.5.4: Nguồn đồng bộ Bus……………………………………………………………………………………………………… 76

Hình 2.5.5: Đặc trưng điểm điểm vi mạch………………………………………………………………………………………… 77

Hình 2.5.6: Chuyển đổi các điều kiện khi mô phỏng nhiễu xuyên âm………………………………………………….. 79

Hình 2.5.7: Ghép vi mạch……………………………………………………………………………………………………………… 80

Hình 2.5.8: CIN không phù hợp……………………………………………………………………………………………………… 81

Hình 2.5.9: Đối xứng lệch từ CIN không phù hợp……………………………………………………………………………… 82

Hình 2.5.10: Chia nhỏ đường dẫn trở lại…………………………………………………………………………………………… 83

 

Download nguyên lý làm việc của bộ nhớ RAM chuẩn DDRAM

About admin